commit 48102e6f8dba965779fc88e0d88759c7263c61f8
parent e942671f7ccb2ffa5ef0b0590e2a780c83ba1564
Author: Martin Kloeckner <mjkloeckner@gmail.com>
Date: Thu, 16 Apr 2026 23:36:17 -0300
Add `vhdl/dev/adder_generic`
Diffstat:
5 files changed, 117 insertions(+), 6137 deletions(-)
diff --git a/vhdl/dev/adder_generic/Makefile b/vhdl/dev/adder_generic/Makefile
@@ -0,0 +1,24 @@
+GHDL = ghdl
+DEV_NAME = adder
+TOP = $(DEV_NAME)_tb
+TOP_SRC = $(TOP).vhd
+SRCS = reg.vhd adder.vhd
+WAVEFORM_FILE = $(TOP).vcd
+
+all: run
+
+analyze:
+ $(GHDL) -a $(SRCS)
+ $(GHDL) -a $(TOP_SRC)
+
+elaborate: analyze
+ $(GHDL) -e $(TOP)
+
+run: elaborate
+ $(GHDL) -r $(TOP) --vcd=$(WAVEFORM_FILE) --stop-time=1ms
+
+clean:
+ rm -f *.o *.cf $(TOP) $(TOP).vcd
+
+view: all
+ nohup surfer $(WAVEFORM_FILE) >/dev/null 2>&1 &
diff --git a/vhdl/dev/adder_generic/adder.vhd b/vhdl/dev/adder_generic/adder.vhd
@@ -0,0 +1,28 @@
+library ieee;
+use ieee.std_logic_1164.all;
+use ieee.numeric_std.all;
+
+entity adder is
+ generic(N : natural := 4); -- number of bits
+ port(
+ -- inputs
+ A : in std_logic_vector(N-1 downto 0);
+ B : in std_logic_vector(N-1 downto 0);
+ C_in : in std_logic;
+
+ -- outputs
+ res : out std_logic_vector(N-1 downto 0);
+ C_out : out std_logic);
+end entity;
+
+architecture adder_arq of adder is
+
+ signal res_aux : std_logic_vector(N+1 downto 0);
+
+begin
+
+ res_aux <= std_logic_vector(unsigned('0' & A & C_in) + unsigned('0' & B & '1'));
+ res <= res_aux(N downto 1);
+ C_out <= res_aux(N+1);
+
+end architecture;
diff --git a/vhdl/dev/adder_generic/adder_tb.vhd b/vhdl/dev/adder_generic/adder_tb.vhd
@@ -0,0 +1,30 @@
+library ieee;
+use ieee.std_logic_1164.all;
+use ieee.numeric_std.all;
+
+entity adder_tb is
+end entity;
+
+architecture adder_tb_arq of adder_tb is
+
+ constant N : natural := 4;
+
+ signal sig_A : std_logic_vector(N-1 downto 0) := std_logic_vector(to_unsigned(3, N));
+ signal sig_B : std_logic_vector(N-1 downto 0) := std_logic_vector(to_unsigned(7, N));
+ signal sig_C_in : std_logic := '0';
+
+ signal sig_res : std_logic_vector(N-1 downto 0);
+ signal sig_C_out : std_logic;
+
+begin
+
+ adder : entity work.adder(adder_arq)
+ generic map(N => N)
+ port map(
+ A => sig_A,
+ B => sig_B,
+ C_in => sig_C_in,
+ res => sig_res,
+ C_out => sig_C_out);
+
+end architecture;
diff --git a/vhdl/dev/adder_generic/reg.vhd b/vhdl/dev/adder_generic/reg.vhd
@@ -0,0 +1,35 @@
+library ieee;
+use ieee.std_logic_1164.all;
+use ieee.numeric_std.all;
+
+entity reg is
+ generic(N: integer:= 4);
+ port(
+ -- inputs
+ D : in std_logic_vector(N-1 downto 0);
+ clk : in std_logic;
+ rst : in std_logic;
+ ena : in std_logic;
+
+ -- outputs
+ Q : out std_logic_vector(N-1 downto 0)
+ );
+end;
+
+architecture reg_arq of reg is
+begin
+
+ process(clk, rst)
+ begin
+
+ if rising_edge(clk) then
+ if rst = '1' then
+ Q <= (others => '0');
+ elsif ena = '1' then
+ Q <= D;
+ end if;
+ end if;
+
+ end process;
+
+end architecture;
diff --git a/vhdl/dev/multiplier/multiplier_tb.vcd b/vhdl/dev/multiplier/multiplier_tb.vcd
@@ -1,6137 +0,0 @@
-$date
- Thu Apr 16 18:47:22 2026
-$end
-$version
- GHDL v0
-$end
-$timescale
- 1 fs
-$end
-$scope module standard $end
-$upscope $end
-$scope module std_logic_1164 $end
-$upscope $end
-$scope module numeric_std $end
-$upscope $end
-$scope module multiplier_tb $end
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-$var reg 8 " b[7:0] $end
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-$var reg 1 $ clk $end
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-$var reg 8 & op_a[7:0] $end
-$var reg 8 ' op_b[7:0] $end
-$var reg 1 ( load $end
-$var reg 1 ) clk $end
-$var reg 16 * res[15:0] $end
-$var reg 8 + in_p[7:0] $end
-$var reg 8 , in_b[7:0] $end
-$var reg 8 - aux[7:0] $end
-$var reg 8 . out_p[7:0] $end
-$var reg 8 / out_b[7:0] $end
-$var reg 8 0 out_sum[7:0] $end
-$var reg 8 1 out_a[7:0] $end
-$var reg 1 2 c_out $end
-$scope module reg_a $end
-$var reg 8 3 d[7:0] $end
-$var reg 1 4 clk $end
-$var reg 1 5 rst $end
-$var reg 1 6 ena $end
-$var reg 8 7 q[7:0] $end
-$upscope $end
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-$var reg 8 8 d[7:0] $end
-$var reg 1 9 clk $end
-$var reg 1 : rst $end
-$var reg 1 ; ena $end
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-$scope module reg_p $end
-$var reg 8 = d[7:0] $end
-$var reg 1 > clk $end
-$var reg 1 ? rst $end
-$var reg 1 @ ena $end
-$var reg 8 A q[7:0] $end
-$upscope $end
-$scope module adder_a $end
-$var reg 8 B op_a[7:0] $end
-$var reg 8 C op_b[7:0] $end
-$var reg 1 D c_in $end
-$var reg 8 E res[7:0] $end
-$var reg 1 F c_out $end
-$var reg 10 G res_aux[9:0] $end
-$upscope $end
-$upscope $end
-$upscope $end
-$enddefinitions $end
-#0
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-b00000001 "
-1#
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